Tugas Pendahuluan Modul 2 Percobaan 2 Kondisi 23
Modul 2 Flip-Flop
Modul 2 Percobaan 2 Kondisi 23
Buatlah rangkaian
T flip flop seperti pada gambar pada percobaan 2 dengan
ketentuan input B0=0, B1=1, B2=clock
2. Gambar Rangkaian Simulasi [kembali]
Gambar Rangkaian Sebelum Disimulasikan
Gambar Rangkaian Disimulasikan
Pada percobaan ini, digunakan IC J-K Flip-Flop lalu
dimodifikasi menjadi bentuk T Flip-Flop. Arus mengalir
dari VCC ke B1. Arus mengalir ke B0 dan tidak dilanjutkan karna terputus.
Reset disambung B0 dan ke ground. Pada set terhubung ke B1. J dan K merupakan aktif high, maka JK aktif karna berlogika
1. Reset merupakan aktif low, maka reset aktif karna
berlogika 0 dan akan membuat output menjadi berlogika 0. Disini karena Reset
aktif low, maka ia memaksa output dari Q harus bernilai 0. Pada set diberi arus
inpuls yg mana membuat set menjadi aktif. Hal ini membuat output atau Q = 0. Q'
tidak berubah menjadi logika 0 saat set aktif karena reset sedang dalam keadaan
aktif, jadi saling mempertahankan keadaannya.
Komentar
Posting Komentar